请问有没有关于Verilog代码优化的书？

同求。

altera的培训资料，关于代码风格的很多，

没有哦。主要还是靠自己优化代码

跟你使用synthesis tool有關, 請查閱原廠文件.

也想要 这样的资料

altera的培训资料
谢谢，找几个看看，貌似，优化这玩意要靠经验

同问同问

围观·

布局布线太大，可以考虑约束，是不是约束没做好

具体什么情况不了解，好像是代码风格的原因，他们写的代码，让我看，看完了改，OMG！
所以想找点这方面的资料，改起来有点方向。

同求，学习中

就是综合时考虑约束，是要优化面积还是速度，二者不可兼得，再就是代码优化也会使面积减小，需要经验的积累的

DC约束没有问题的话，就在SE中增加约束，floorplan和set_max_area

s家的coding style 可能会有帮助！

同求，学习学习

同问哈