同步加载型计数器

module Fdiv0(CLK,PM,D,DOUT,RST);
input CLK,RST;
input [3:0] D;
output PM;
output [3:0] DOUT;
reg[3:0] Q1;reg FULL;
(*synthesis,keep*) wire LD;
always@(posedge CLK or negedge RST)
begin
if(！RST)
   begin
   Q1<=0;
   FULL<=0;
   end
else if(LD)begin
        Q1<=D;FULL<=1;end
     else begin Q1<=Q1+1;FULL<=0;end
end
assign LD=(Q1==4'b1111);
  assign PM=FULL;
assign DOUT=Q1;
endmodule
这段程序我仿真了，LD信号不会产生毛刺呀，可是书上说LD信号会产生毛刺，很不解，求解答！