about set_input(output)_delay

最近在寫synthesis script遇到個問題
如果說在set_input_delay or set_output_delay設的太小 ex:0.5
週期為10 以digital觀念這樣的話會有什麼問題呢(setup,hold time是不是太小之類的)?

为什么是繁体字呢?

这个input或output delay设置太小，综合器给设计的内部逻辑余量就多，因此时序可能更容易满足；
如果实际情况下，真实的input或output delay可能会比设置的大，虽然设计在时序分析时是满足要求的，而上板验证时就会出现问题！

    有就是說模擬的時候容易pass但實際上測量的時候時賣可能就會出現問題對吧~

    时序约束会对综合结果产生影响，因此建议采用靠谱的input和output delay值

一般的来说，input和output delay可以采取比较保守的值（大一些），这样，综合器会最大限度的优化其所综合的模块的输入和输出边界逻辑。但是，带来的后果就是，timing不容易满足，或许还会占用比较大的面积。
如果模块是flop in和flop out的话，就比较好meet timing。

thank u for sharing

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大侠你好，output delay 包括了后一级触发器的Tsetup+Clock的Uncertainty+输出PORT后面的组合逻辑（如果有组合逻辑的话）或者线的延时，这样理解对吗?output delay 到底是由哪些延时组成的?求解答
   

    output_delay是为了满足要驱动的后一级电路的setup、hold而设置的，包括clock skew，本级到后一级的data delay，以及后一级电路的setup、hold等共同决定。