如何实现一个范围的时钟输入，特定时钟输出

我想是要一个时钟模块，输入时钟不确定，但可以使某个范围内的一个时钟例如10MHz到100MHz，具体数值可以动态配置。固定输出一个时钟例如是50MHz。
ISE里DCM似乎不能定一个范围的输入，只能是固定一个值。请问谁有这方面的好方法?

这个似乎要用固定频点的滤波器，提个建议。

    有没有具体一点的介绍?

用模拟PLL吧。可以锁住一定范围的输入频率。

我对altera的PLL比较熟悉，不太熟悉Xilinx的PLL，但是想必两者大同小异，我有一个大概思路，你考虑一下是否可行：
1.PLL是可以动态配置的，包括输入频率、输出频率，输出相位等信息，都可以重新配置，这些我有跑过altera官方的参考设计，确认可行，并且比较简单。
2.需要一个精准的参考时钟，制作频率计，将频率计输出传送与PLL动态配置核，配置PLL，然后等待PLL锁定后输出。