IBUFDS+BUFG相关时钟问题——FPGA

综合时，如果在IBUFDS后插入BUFG，再送入PLL，这种综合出来的版本，通过chipscope测信号全部为0；
而如果IBUFDS不插入BUFG，而是直接送入PLL，版本正常；
各位大神能否帮忙解释下，或者怎样设置可以不让synplify不自动插入BUFG，坐等，谢谢了。

仿真能通过不?
首先，IBUFDS差分转单端后进BUFG，再进PLL/DCM是常见用法，出错我想到种可能性，你对BUFG和PLL作过位置约束没?应该放开让它自动布置位置就好。
你也可以自己代码的方式去写，不会自动加入BUFG，就是直接用原语，不要使用IPCORE生成的.v文件，而是参考把里面代码直接写在工程里，但你加不加BUFG都随你的便了。

    感谢你的回复，针对综合后的仿真还没开始做，我没有对BUFG和PLL做过位置约束；
    请教下，synplify有语句来限制其自动增加BUFG吗?非常感谢

define_global_attribute syn_auto_insert_bufg {0}
你加行这个进去，不过默认就是关闭的，所以不会自动加bufg的，
你是什么器件?为啥不用DCM/MMCM呢?

    用的是MMCM，上面描述成PLL了。非常感谢你的回复。