问问大家，写verilog代码时候，是先把时序图画出来。还是边想边写？

嗯，先画结构图。然后再设计。当然这需要比较长时间的浸淫。

不能一蹴而就，慢慢才会发展成你最终的工作形态，这个每个人都不同，单位有同事
完全边想边写，也有先画好在写，都能处理的很好。

画出来结构图就好了

关键要想明白时序。不必全画，自己觉得关键、复杂的部分最好画一下。
归根到底，和你分享一句很经典的话吧：时序是设计出来的，不是凑出来的，不是改出来的。

很同意楼上的话：时序是设计出来的，不是凑出来的，不是改出来的
设计之前你先把主要的时序结构画一下

看复杂程度了，对很复杂的时序设计，写code之前还是要先排一下的，做到有的放矢

磨刀不误砍柴工。

胸有成竹就行了

个人愚见，简单模块首先设计完模块结构，细化到RTL级的时序都完成后再开始写代码。复杂模块的话，一定要完成模块结构，关键点时序一定要画出来，起到一个指引作用，很多很细节的需要变写变画同步起来。

画清楚关系就可以了。

    写了5-6年了，还是觉得这句话很扯淡。大多数可以设计，还是很多东西要凑出来的。

小编自己摸索吧，每个人都有自己的方法，方式。不要拘泥于各种各样的忠告。
只要让自己的代码，功能正确，性能满足，能让自己看懂，也能让别人看懂，就一切OK了。

彼此彼此……
感觉这句话大的方向上是对的，真要完全做到太难了，只能尽可能这么做。
也许是自己方法上还有不对，或者是智商不够吧……

我大部分时序都是修改出来的。