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请教一个设计综合的最高频率与输入时钟频率的问题

时间:10-02 整理:3721RD 点击:
如果设计综合出来的最高频率比输入时钟的频率低,对设计的实现会有影响的吗?请高手们解答一下,谢谢!

有,可能会造成不稳定情况。或许你的约束太小了。

那遇到这种情况时,该怎么办才好的?

你可以放宽约束再去综合,要不能你的建立时间满足不了要求的。

4# xiongzhh 那如果在没有任何约束的条件下,设计综合的最高频率仍然低于输入时钟的频率,又该如何处理的呢?

这样的综合结果,肯定不能工作在你期望的工作频率上。
1、研究一下约束条件,看你写的约束是否合理,是否能更有效的优化逻辑,剔除伪路径
2、如果做完1,还差一些,找出最大路径,优化源代码
3、如果差距太大,估计你要从设计的结构上下手了
4、做完以上工作以后还是不行,你可能需要更换库或者工艺了

谢谢指点!
再请教一下,设计中用到DCM倍频后供给其中一个模块时钟信号,而其他模块的时钟频率与输入时钟频率相等。在此条件下,如果设计综合的最高频率大于输入时钟频率,而小于DCM倍频后的频率,这样对设计的最终实现是否会有影响的?

学习了。

受教啦

学习一下



我的理解是同样有问题
Fin -> DCM -> 2Fin ->模块A
Fin -> 模块others
Fin < F综合后 < 2Fin,明显模块A或者DCM输出会有violation啊

综合时需要时钟频率需要留有余量么 10%?

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