verilog assign问题

也产生和用=一样的组合电路。
<=和=只影响仿真，从而影响前后仿一致，对综合结果没什么影响。
但一段语句里<=和=混用是不可以的，综合会报错。

这种问题用DC综合对比一看就知道了。应该是一样的。

二楼分析的有道理。

Answer from orlye => same as my experience

这可能导致仿真结果与实际电路不一致。不推荐。

assign就用=吧，虽然用<=不会报错，综合看起来也没什么差别，为保险起见，还是用=吧，毕竟你最终设计的是实际的电路，不是rtl代码