verilog HDL的function中，能不能例化其他模块？

RT，今天编程，突然遇到一些问题：1、在写时序电路时，由于输入不是同时的，所以存在判断二者是否变化问题。
2、由于输出相对输入有着 固定延时，要对输出采样，保证正确输出，进而要对最后一次输入变化开始计时，然后到达一定时间，对输出采样。
     在时序电路中，对输入电平变化计时，这个貌似不好弄。
针对以上问题，我想写一个函数，计算出结果后，直接赋给时序电路的输出，这样就能保证在输入变化后 第一个时钟上升沿输出正确结果。
遇到问题：要调用其他模块，不知道在 函数内 能否例化其他模块，比如加减乘除等module?

不行。

哦，是的，我弄了一下，只要例化的地方都有错误。谢谢回复！