latch是异步电路设计？会导致时序分析困难？

latch做后端时要多加注意。

Latch is difficult to analyze timing.

现在设计中一般都严格限制latch的。
除了某些特殊的地方，如gating等。

latch的仿真波形和实际波形有区别，不建议。除非自己能确定综合出来是什么样子的。

FF的时序计算比较清晰，从前一个时钟沿到这一个时钟沿，一个时钟周期的跨度很明晰。
但Latch只要LT端为高，就一直处在采样阶段，这样会有几个问题：
1）时钟周期的跨度不明晰，计算过于复杂。
2）LT端为高时，Latch相当于是透明的，这样在分析组合电路环路等问题时会变得很复杂。

学习一下……时序分析好像都是以纯组合逻辑或FF为对象分析的……