VHDL和verilog混合编译

请问一下各种大哥大姐们，我现在有一个模块是中VHDL语言写的，这个是官方提供的，因为我一直用verilog，所以对VHDL不熟，我想用verilog写其他的模块，我写的这个模块和VHDl模块关系不大，io口不用进行连接，如果这种混合编译会有问题吗?另外有么有其他的方法，例如顶层模块中有两个module...end，又该怎么弄呢，请大家指点！

混合编译，一般的编译器是支持的。

如果是IUS，irun支持混合编译，比如直接运行irun a.v b.vhd即可。

这个依赖编译器。