verilog中两个寄存器交换值，在综合时会不会造成锁存器？

verilog中的状态机：
reg  a;
reg  b;
case（state）
        exchange：
                 begin
                      a<=b;
                      b<=a;
                 end

数字综合与设计那本书有讲，你这样写可能最后状态是不定的

如果是寄存器，就没问题。

时序逻辑的话，没问题，

    对的，时序逻辑，说白了就是，两个寄存器交换原来的值。这样确定综合的时候没问题么?

时序逻辑没有问题的！