modelsim 前仿时序分析

各位大大，小弟有个问题请教一下，详细见附件图
为什么 modesim仿真的时候，时序电路采样的时候，
采的是前一个值，为什么有时候不是呢?
从上到下的信号依次是输入时钟clk ，输入数据使能（高电平有效），输入数据值，
输出采样值shift—reg，输出在时钟上升沿采值。
那为什么在最后使能下降沿时，输出没采上呢?
求助

时序图

小编这个跟modelsim没有关系吧,可靠采用要考虑到延时的问题

    可是，这是前仿啊，我没加任何的延时啊，功能仿真不需要考虑延时啊

跟仿真器无关

有可能是你给的输入值有问题，在时钟上升沿采的值不稳定，个人看法而已

modelsim里面可以用断言吗

    你确认“输入数据使能”是由clk驱动的?

有可能是因为你在给shift_reg赋值的时候，是被多个个always@(posedge clk)驱动

   如果不是clk驱动的话，就会有这种的情况

解决了，仿真出现这样的问题，多半是我对modelsim的仿真原理不熟悉，理解一下仿真工具的仿真原理还是有好处的，希望对有相同问题的朋友有帮助！