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请教一个时钟采样问题,谢谢

时间:10-02 整理:3721RD 点击:
大家好:
      请问像下图中,在apb_clk的上升沿能采到time_eq_load这个信号吗,仿真是没问题,但是考虑到实际芯片中的延迟,能满足hold_time吗,谢谢


看前仿怎么可能看得出来?如果下面这个信号的前一级也是用这个时钟打的,那就没问题。否则不好说

你再加个输出信号不就看出采没采到了~

是延迟一个周期采到的,优化一下setup time即可


前级是用这个时钟打的,谢谢。


嗯,谢谢

前一级也是用该时钟打一拍的 那就没有问题, 因为该信号相对时钟的上一个上升沿有一个CKQ时间延迟,一般的DFF的CKQ 时间都是大于HOLDTIME的 所以就不存在贼问题, 你最好是还是在代码中添加一个仿真的DFF延迟时间, 这样你就可以看了


  嗯,好,多谢解答

看时序分析报告,

给个忠告:做前仿的时候,不要试图仿真时序是否满足。完全不是一回事

如果此信号和时钟是同步的就应该能采到的。



    我也想知道呀不知小编解决没有,能给我解释一下么?谢谢!

学习一下

看波形应该是前方,分析时序没有任何意义,只要看逻辑是不是对就可以了。

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