用veilog写异步复位报错

always @(posedge clk or reset)begin
     。
end
敏感表里这么写的，想实现的是异步复位功能，但是报错 了，
ERROR:HDLCompiler:658 - "F:\VLSI_work\Adder_Array\Adder_Array.v" Line 228: No support for synthesis of mixed edge and level triggers.
这是为什么呢

Posedge reset.

即使是异步复位也需要指定高还是低电平

negedge reset

posedge reset

这样写，DC综合的时候找不到合适的器件。

要麼全是電平觸發,要麼全是邊沿觸發,不能既有電平觸發又有邊沿觸發

No support for synthesis of mixed edge and level triggers.
我觉得这个报错写得很明白了啊

正确写法：
always @(posedge clk or negedge reset)begin
     。
end

硬件代码是和实际的硬件电路具有一定的映射关系的，所以代码就有可综合性和不可综合性之分
错误信息已经明确指出无法映射到实际电路

always @(posedge clk or negedge reset_b)
或者
always @(posedge clk or posedge reset)

既然是　异部复位就不应该在敏感变量列表写reset好不好。

调换一下括号内的先后顺序，即
always @(negedge reset or posedge clk ) begin
     。
end

这样对综合有无影响,是否和时钟在前，复位在后的标准写法等价?

沿触发 和 电平触发 不能同时放在一个敏感列表中

    难道同步复位的时候在敏感列表里写reset吗?
你简直颠覆了我的三观， 笔误吧?

djajjjjkjkjkjk;akfjgaj