同样的程序，同样的数字后端设计，但是跑不出同样的结果

时间：10-02 整理：3721RD 点击：

之前完成了一块板卡的设计，这次新做了一块板，FPGA内部设计都是一致的，仅仅只是修改了板卡上芯片的的相对位置，也就是只修改了部分管脚的位置。在程序里只修改了ucf文件，让它跟新版相配，直接综合烧入。可是却跑出了不一样的结果，数据传输全部都是0 了。用chipscope检查内部状态机以及各个信号都没有出错，可就是和SDRAM相连的那16个信号端口没有信号，令人费解。不知道是不是我有什么地方没有考虑到，让我忽视了，求各位帮我提供一下思路。

电气特性不同，时序不同

我检查了，所有的时序都是一样的，连芯片都是同一批买的，似乎好像是SDRAM的地址数据没有传递出去的样子

全局时钟的管脚有变化吗?，SDRAM初始化完成信号有置高吗?你先得确认sdram的初始化时序是否有问题。

我暂时还没有找到问题所在，但是非常肯定是SDRAM初始化没有到位，正在着手修改初始化这一段代码

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