问一个信号复位的问题，求帮助！

always@(posedge clk or negedge RSTn) begin     if(RSTn == 0)
          CLR <= 0;
     else if
     ......
end

请问这个CLR能对其他模块进行有效复位吗?仿真没问题，因为仿真中 x-0被认为是一个下降沿，困惑，请有经验的分享一下，谢过。

可以，但要注意这个复位信号是时钟相关的，需要注意在使用这个复位信号的时钟下也有setup和hold的问题

小编说的就是一个复位信号同步的问题；
always@（posedge clk or negedge rstn)
  begin
      if(！rstn) begin
           clr_pre <= 1'b0;
           clr <= 1'b0;end
      else begin
            clr_pre <= 1'b1;
            clr <= cllr_pre;end
end
这样写的目的是防止rstn的毛刺出现；