PLL的输入时钟变化，输出时钟的质量会有影响吗？

PLL的输入时钟在100M和50M之间切换，而PLL的配置字不变。
这样PLL的输出时钟的质量会有影响吗?
比如PLL的输入时钟参数设置的是100M，但实际使用时输入时钟有可能是50M，这样对输出时钟有影响。

肯定有影响吧，PLL会对输入时钟进行相位锁定，你的输入时钟改变了，当然PLL的输出时钟也变了。

无法锁定

Lock应该无法锁定，这样就没有稳定输出

个人感觉应该看你的切换速率，比如你10分钟才切换一次与1ns切换一次是不一样的

用厂家的说法是，性能无法得到保证
有种东西叫 reconfiguration,lz可以看下你所用的片子是否支持

我想 如果你内部的控制字全都是依赖于输入的时钟沿， 我想输出的时钟应该能稳定， 但是周期肯定和100M的不一样， 如果内部的控制字不依赖于输入的时钟沿， 那就难说了， 小编可以尝试一下。 还希望小编把实验结果公布一下，3KS