MAP不过，显示如下错误。请大神们分析分析
ERRORlace:543 - This design does not fit into the number of slices available
in this device due to the complexity of the design and/or constraints.
ERRORack:1654 - The timing-driven placement phase encountered an error.
个人觉得应该不是资源的问题，是代码表示的问题，可能有问题的代码表述如下：
wire[11:0] adata0;
assign adata0=(adata>=noise_thold[11:0])?adata:0;
这句话看上去没有这么大效果?要试验也很简单，将adata0的值固定，再编译看看
lz现在用了多少资源了?
资源超了的话，可以通过屏蔽一些模块来试验
供参考！
楼上说的有道理。
另建议 assign adata0=(adata>=noise_thold[11:0])?adata:0;
尽量不要用多bit变量直接比较，浪费资源，可以考虑修改为减法；时序不紧张的话修改为时序逻辑，A信号=A信号绕一圈组合逻辑再回来选通A信号这写法也不好。
楼上说的有道理，可以试下。
另
1，变量多bit比较，建议修改为减法实现。
2，变量A=变量A绕一圈组合逻辑回来在选通A这样的写法，建议修改为时序逻辑实现。
非常感谢你的建议，就是感觉那种表述很不好。
有可能是我的chipscope暂用资源太多了，去掉cdc文件后，就编译通过了。估计上面的那种也实在不是很科学。资源消耗情况如下。
Slice Logic Utilization:
Number of Slice Registers: 10,544 out of 30,064 35%
Number of Slice LUTs: 10,537 out of 15,032 70%
Number used as Memory: 558 out of 3,664 15%
Slice Logic Distribution:
Number of occupied Slices: 3,584 out of 3,758 95%
Nummber of MUXCYs used: 5,096 out of 7,516 67%
Number of LUT Flip Flop pairs used: 12,642
Number with an unused Flip Flop: 3,739 out of 12,642 29%
Number with an unused LUT: 2,105 out of 12,642 16%
Number of fully used LUT-FF pairs: 6,798 out of 12,642 53%
Number of slice register sites lost
Number of occupied Slices: 3,584 out of 3,758 95%占用资源率非常高了
用chipscope时不要下手不能太猛
请教两个问题
1、直观上看，n位比较器是n个异或再加上一个或多个或非门就可搞定；减法器光算本地和就需要n个异或，况且还有进位逻辑；无论是速度还是面积上比较器都占优势吧。当然加法器可能会有更快或者更小的算法，有时间我试试。
2、lz的写法，并没有形成组合逻辑环，会有什么潜在的问题吗?
1/、加法器的速度快。这个你可以试试，我没有做过实验，看的是以前同事的资料。而且FPGA里面有加法器的IP可以调。 2、信号B=信号A组合逻辑后，再选通A，我写错了。
资源利用率（Utilization）与资源占用率（Distribution）能不能给我科普一下，这两个的关系有点明白，不是很清楚。是不是这杨: 资源利用率就是消耗了多少资源，而资源占用率就是这写消耗的资源所占用了多少silice，但这些占用的slice的资源并没有完全利用，所以资源占用率（Distribution）要大于 资源利用率（Utilization）。那些占用的slice中没被利用的资源是否还能够被利用呢?
不能了。