请教quartus逻辑一个fifo的编译的问题

菜鸟一只，向诸位大虾请教：写了一个逻辑（quartus，verilog），里面一个子模块中调用了一个fifo。如果把该模块定义为顶层文件单独编译，可见fifo占用的资源被正确显示如下（就是其中命名为“Fifo8192”的fifo）：

然而如果将实际的顶层.v作为顶层文件编译，就变成如下的显示。

图2中把工程中其他模块的fifo、ram等都编进来了，但是Fifo8192只是在project navigator窗口有显示，而在RAM Summary中就没有分配。
这个模块与工程中其他模块的联系，就是把fifo读出的数通过顶层输出到一个片外的存储器件进一步缓冲了一下再传回FPGA通过一个接口传出去。
请教各位，这可能是什么环节出了问题呢?

   终于搞定了，自己结帖：原来是外接器件的时钟定义不小心屏蔽掉了，导致数据传输的路径上被stuck at GND了，编译就产生问题...长教训了！