微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 异步数据交换

异步数据交换

时间:10-02 整理:3721RD 点击:

一个数据data在20hz时钟的上升沿自加,通信接口通过100khz读出或写入data,

每次写入,data都要更新,且在更新值的基础上在20hz下进行自加(若data为21,在20hz下降沿附近写入53,则下一个上升沿到来时数据data读出应为54)。

要求读出的data为data的当前值。

如何保证data的正确更新和正确读出?

采用选择器
没想好它如何确保20hz时钟域的setup time

用100kHz时钟同步下20HZ时钟,再大两拍输出当20HZ自加时钟,不知道精度可行不

我觉得楼上主意不错,不过建议把20hz的时钟做成数据,在100k的时钟下面double flop 20hz的时钟,然后采其上升沿做为自加的信号。这样整个设计就会是同步的了

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top