微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 静态时FPGA的功耗是不是比较小啊?

静态时FPGA的功耗是不是比较小啊?

时间:10-02 整理:3721RD 点击:
就是是不是处于那种有电流没电压或者有电压没电流的状态?

功耗=电流*电压
如果是有电流没电压或者有电压没电流,那功耗就是0

什么时候才会静态?

That's impossible.

FPGA的功耗分为静态功耗和动态功耗两个部分。如果是静态时,可以认为没有动态翻转,则FPGA的功耗只有静态功耗。65nm及以前的工艺,静态功耗是主要部分。从40nm开始,动态功耗所占的比例越来越大。
希望能回答你的问题。

比asic的静态功耗高了很多

fpga的静态基本上没啥太大的区别。
主要好点在core

静态和动态是同时存在的,纯静态只有在ideal的情况下才会发生,主要是Sub-threshold current。
即使单纯比static power, ASIC笑而不语。
这个问题问的没有一点实际意义。

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top