Synopsys 的仿真工具

小弟使用Modelsim进行逻辑仿真，然后使用Design Compiler进行综合。
想对综合后的网表进行后仿真，但不知道使用什么工具。
听说可以用VCS 但是VCS貌似只能针对Verilog。
请问Synopsys 有针对VHDL 的后仿真工具吗? 谢谢。

   VCS_MX

学习学习。

    谢谢。DC综合完成后，也可以用Modelsim做后仿真。

modelsim也可以做后仿真的

modelsim需要用到DC后的sdf文件进行后仿真。

哦，学习了。