vhdl延时
时间：10-02
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如何实现一个信号的延时小于主时钟的周期?应该不能用after关键字，因为不可综合，能有个可综合的电路，且延时是ns的
这个用原语，
morcy 在SP3下应该是1ns多一点
很多基础知识不熟！要学的很多的！
不太了解，指导一下要看什么内容！
FPGA的芯片架构，还有FPGA的手册
a_delayed <= not (not a); 不过综合的时候可能会被优化掉。
VHDL本身是没有能力来表达延迟的。LZ要告诉我们你要具体综合出什么来，FPGA?ASIC?，各有不同的实现方式。