问一个verilog代码风格的问题

这样的。我自己写的时候，一般是 output reg name；
但是看着别人写的
output name；
reg name_reg;
assign name=name_reg;
第二种方法有什么好处吗?

我记得好像你写的是直接在端口定义处写，这个是2001标准支持的，
下面的是95标准的，可能你看的书都是以95的风格来吧。
具体你可以找找两个标准对照看下。

thx。查了一下，果然如此

其实没区别。

其实在语法上有根本区别
output name；指明了name是wire型
output reg name;指明了name是wire型
作为一个输出信号，建议优先以reg型输出

   我想你看掉了在output name下面有一个对于name的reg声明

两个是一样的，只不过你的写法是verilog-2001标准的
也许第二种写法显得代码量大一点吧

综合出的电路无差

从lz贴出来的代码看， name和name_reg是两个信号