关于用FPGA对时钟数据恢复电路（CDR）的验证

想用Cyclone iv对用verilog编写的cdr电路进行验证，cdr电路采用的是盲过采样的方式实现的，4倍过采样，1/2速率，就一个单独的程序，用quartus与modelsim联合后仿没有问题，但是如果用FPGA验证的话，程序下载之后，不能再用testbench加需要恢复的数据了，那么这个数据应该怎么加进去然后测试cdr的正确性呢，求大神门指点下。

自己顶下先

有几个方法：
1. FPGA内部自己产生一组数据
2. 用RAM/ROM把原来的数据存放进FPGA
3. 外部输入数据

这个 比较 深奥

看你能恢复的时钟频率了。如果频率较低，比如100来M，当然可以使用内部逻辑产生串行数据咯，比如搞几十个移位寄存器，首位相接，给一个固定的初始数据。如果频率较高，就不好弄了，不过你的频率肯定不高。