ISE编译一个FPGA工程，place & route 这一步特别慢怎么办？

RT
最近某FPGA工程，编译的 时候，在place & route这一步总是花费相当长的时间，一个spartan3a的芯片，花了6个多小时才结束。
我猜是写的代码风格有问题，但是不知道如何定位这一问题到底源自哪里? 有哪位高人能指点一下啊?
能否从ise给出的各种报告 中看出问题来?请有经验的人指教一下啊～
谢谢啦

跟代码风格没关系
电脑慢了吧，或者占用芯片资源过多，或者时序约束太紧

换电脑。

是什么原因?我也碰到这样的问题

这个未必是电脑的原因，我们电脑都是接近顶配了，但是在做布局布线的时候会出现慢的情况，特别是之前的综合mapping这一步，有的时候需要很多时间，原因肯能是blkram的问题，那么布线时候的问题，还是需要在ucf加入走线的约束吧对特殊信号

ISE软件算法问题。

慢是正常的，如果不放心，可以把综合后的网表调出来看看。还有资源情况，资源分布，看看跟预计的有没有差异，差异太大的话就找原因吧。

看一看！

我个人感觉呀
ISE比Q II 慢很多

遇到了同样的问题，前面的运行时间还可以，资源占用量在50%左右（reg和blkram），但是在Place & Route的时候特别慢。

一般都是Place & Route占的时间最长吧。

看资源占有率，高的化就是设计太大了，有点满，低的化肯定是设计问题，看看是不是有复杂的组合逻辑运算部分，fpga对这种东西处理起来很吃力的