verilog实例化出问题

用verilog对输入脉冲信号进行实时的计数，每秒钟输出一次计数值；因为使用8段数码管进行显示，所以在程序中有实例化的部分，但实例化的部分一直报错，求指导。 时钟频率100MHz；
主模块：

1. module pulse_counter(pulse,clk,rst_n,counter2,counter1,out1,out2,out3,out4,out5);
   
2. output reg [7:0] out1,out2,out3,out4,out5;
   
3. //output wire [9:0] di;
   
4. input pulse;
   
5. input clk;
   
6. input rst_n;
   
7. 
   
8. wire  [7:0]out_1,out_2,out_3,out_4,out_5;
   
9. output reg [26:0]counter1; //每秒显示一次数字；  
   
10. output reg [16:0] counter2;//显示的数字;
    
11. reg rst;
    
12. reg [26:0] reference=27'd0;//通过reference来判断是否在1s之内；
    
13. 
    
14. assign di=10'd0;
    
15. parameter range=27'd100000000;
    
16. 
    
17. always @(posedge clk)
    
18.         rst=rst_n;
    
19. 
    
20. always @(posedge clk or negedge rst)
    
21.         if(！rst)
    
22.                 counter1=0;
    
23.         else if(counter1<range-1)
    
24.                 counter1=counter1+1;
    
25.                 else
    
26.                         counter1=0;
    
27. 
    
28. always @(posedge pulse or negedge rst)
    
29.         begin
    
30.         if(！rst)
    
31.                 counter2=0;
    
32.                 else if(counter1>reference)
    
33.                         counter2=counter2+1;
    
34.                         else
    
35.                                 begin
    
36.                   xianshi uxianshi(counter2,out_1,out_2,out_3,out_4,out_5);
    
37.                //xianshi u_xianshi(counter2,out_1,out_2,out_3,out_4,out_5);
    
38.                                 out1=out_1;
    
39.                                 out2=out_2;
    
40.                                 out3=out_3;
    
41.                                 out4=out_4;
    
42.                                 out5=out_5;                                
    
43.                                 counter2=1;
    
44.                                 end
    
45.         //reference=counter1;
    
46.         end
    
47. 
    
48. always @(posedge pulse or negedge rst)
    
49.         if(！rst)
    
50.                 reference=0;
    
51.         else
    
52.                 reference=counter1;
    
53.                
    
54.                
    
55. //xianshi u_xianshi(counter2,out1,out2,out3,out4,out5);
    
56. 
    
57. endmodule

复制代码

被调用的模块：

1. module xianshi(in,out1,out2,out3,out4,out5);
   
2. input [16:0] in;
   
3. output wire [7:0] out1,out2,out3,out4,out5;
   
4. //output wire [9:0] di;
   
5. wire [3:0] num5,num4,num3,num2,num1;
   
6. reg [7:0] temp1,temp2,temp3,temp4,temp5;
   
7. assign num5=in/10000;
   
8. assign num4=(in-num5*10000)/1000;
   
9. assign num3=(in-num5*10000-num4*1000)/100;
   
10. assign num2=(in-num5*10000-num4*1000-num3*100)/10;
    
11. assign num1=in-num5*10000-num4*1000-num3*100-num2*10;
    
12. parameter num_0=8'b11100111;
    
13. parameter num_1=8'b00100001;
    
14. parameter num_2=8'b11001011;
    
15. parameter num_3=8'b01101011;   
    
16. parameter num_4=8'b00101101;   
    
17. parameter num_5=8'b01101110;
    
18. parameter num_6=8'b11101110;
    
19. parameter num_7=8'b00100011;
    
20. parameter num_8=8'b11101111;   
    
21. parameter num_9=8'b00101111;   
    
22. 
    
23. case(num5)
    
24.     0:assign out5=num_0;
    
25.     1:assign out5=num_1;
    
26.     2:assign out5=num_2;
    
27.     3:assign out5=num_3;   
    
28.     4:assign out5=num_4;
    
29.     5:assign out5=num_5;
    
30.     6:assign out5=num_6;
    
31.     7:assign out5=num_7;
    
32.     8:assign out5=num_8;
    
33.     9:assign out5=num_9;   
    
34. endcase
    
35. 
    
36. case(num4)
    
37.     0:assign out4=num_0;
    
38.     1:assign out4=num_1;
    
39.     2:assign out4=num_2;
    
40.     3:assign out4=num_3;   
    
41.     4:assign out4=num_4;
    
42.     5:assign out4=num_5;
    
43.     6:assign out4=num_6;
    
44.     7:assign out4=num_7;
    
45.     8:assign out4=num_8;
    
46.     9:assign out4=num_9;   
    
47. endcase
    
48. 
    
49. case(num3)
    
50.     0:assign out3=num_0;
    
51.     1:assign out3=num_1;
    
52.     2:assign out3=num_2;
    
53.     3:assign out3=num_3;   
    
54.     4:assign out3=num_4;
    
55.     5:assign out3=num_5;
    
56.     6:assign out3=num_6;
    
57.     7:assign out3=num_7;
    
58.     8:assign out3=num_8;
    
59.     9:assign out3=num_9;   
    
60. endcase
    
61. 
    
62. case(num2)
    
63.     0:assign out2=num_0;
    
64.     1:assign out2=num_1;
    
65.     2:assign out2=num_2;
    
66.     3:assign out2=num_3;   
    
67.     4:assign out2=num_4;
    
68.     5:assign out2=num_5;
    
69.     6:assign out2=num_6;
    
70.     7:assign out2=num_7;
    
71.     8:assign out2=num_8;
    
72.     9:assign out2=num_9;   
    
73. endcase
    
74. 
    
75. case(num1)
    
76.     0:assign out1=num_0;
    
77.     1:assign out1=num_1;
    
78.     2:assign out1=num_2;
    
79.     3:assign out1=num_3;   
    
80.     4:assign out1=num_4;
    
81.     5:assign out1=num_5;
    
82.     6:assign out1=num_6;
    
83.     7:assign out1=num_7;
    
84.     8:assign out1=num_8;
    
85.     9:assign out1=num_9;   
    
86. endcase
    
87. 
    
88. endmodule

复制代码

错误提示如下：
@E: CG285 :"E:\FPGA\pulse_counter.v":36:13:36:20|Expecting statement
@E: CS187 :"E:\FPGA\pulse_counter.v":57:0:57:8|Expecting endmodule

已经解决了，实例化的部分是对wire型变量的操作，不能放在always语句中。

    你好，你的reg型变量也不使用非阻塞赋值吗

?   我是用的都是阻塞型赋值

我怎么感觉你这是用软件思维在写RTL代码呢?你能想清楚这段代码实现的电路是什么样么?

    同意楼上，这代码肯定会有很多锁存器生成。

    最好用非阻塞赋值，我建议。不过我都是使用非阻塞的，所以阻塞赋值会引起什么时序问题没遇到过，不过网上别人的例子