FPGA后仿真问题
时间:10-02
整理:3721RD
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各位大牛,我用verilog程序在quartus ii中进行了仿真编译,生成了网表文件和延时文件,然后在modelsim下进行后仿真时,没有结果输出,显示为0,请教出了什么问题?先谢谢了..
把程序贴出来看看啊
太广泛,不好说。
太广泛,不好说。
