异步FIFO输出问题

时间：10-02 整理：3721RD 点击：

我在做FIFO仿真的时候发现：FIFO输出来的数据有效信号（fifo_valid）与数据（fifo_data）没有完全对齐（如“1”处所示）。“3”处分别为FIFO的写时钟与读时钟，可以观察到，fifo_valid 与 fifo_data 相差的也不是一个完整的时钟周期。我使用了寄存器（fifo_valid_r 与 fifo_data_r）将 fifo_valid 与 fifo_data 都延迟了一个读时钟周期，然后发现 fifo_valid_r 与 fifo_data_r 是对齐的（如“2”处所示）。
请问大家，FIFO出现这种现象正常么?为什么会出现这种现象呢?

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