微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > verilog 仿真时间求余数问题

verilog 仿真时间求余数问题

时间:10-02 整理:3721RD 点击:
请教一个问题。 仿真模型中有一个时钟, 我在时钟的上升沿用$realtime 函数取此时此刻的时间,然后除以固定值(200)求余。 假设时钟周期为200ps, 上升沿都在(200*n+100)时刻(n为整数),理论上每次求余返回值都应该为100, 前面很长一段时间是正确的,但是突然间在中间出错, 余数变为很大的一数值。就这样一直错下去, 但是上升沿时刻都是有规律的以200递加的, 求指点 。 谢谢

$realtime赋值的那个变量溢出了,检查一下,变量的位宽,32位还是64位。

解决了, 最开始的变量我定义的是integer, 后来改成time类型,就解决了。

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top