ISE中XST综合工具优化了我的reg信息，怎么防止优化

注意我问的是在XST中不是在Qii或者synplify中，在后两者当中可以通过reg a /*synthesis noprune*/;
wire a /*synthesis keep*/; 此为Verilog语法的综合约束。但是ISE的综合防优化约束我不知道，哪位大虾给
帮帮忙啊！谢谢了！

可以试下(* KEEP="TRUE" *)

/* synthesis syn_keep=1 */

用Xilinx原语