求助verilog读写某组寄存器时的问题

有一组寄存器A ,定义为reg [167:0] A ;//21*8 bits
需要能够对寄存器8bits一次的读取，可以提供计数等等额外的开销，求助有什么好方法呢?

我以前一直是将这样的寄存器定义为 reg [7:0] A[20:0]，如此我就可以一次8bits，通过A[cnt]，0<cnt<21来读写这组reg。
但是如果定义为reg[167:0]时，采用A[cnt+8：cnt]，编译不过啊。
求高手指点。

如果是连续读的话可以移位，每次都读取低8位，读取完将该寄存器向右移8位

    好方法，谢谢解答。
可以确定167:0.的数据是连续的。