对于算法芯片如何进行面积估计
时间：10-02
整理：3721RD
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在设计芯片的时候，ASIC平台，对于算法占用的芯片面积评估，怎么用门数(GE)估计?
如一个异或运算，占用多少个门，一个选择器占用多少个门?
用什么软件可以在综合的时候给出门数估计?
门数估计与工艺是什么关系?在0.18，0.13下占用的门数经常是不一样的。
门数 = 综合工具报的面积/某工艺下最小驱动NAND2门的面积
运算语句综合出来的电路结构取决与综合工具和工艺库。
谢谢！
受教了！
因为对这方面工作刚刚开始，请教一下对于某工艺下最小驱动NAND2门的面积，这个如何查看，有规定还是需要自己写一个这样的语句编译一下?
看对应的library NAND2的area就知道了。
谢谢！
非常感谢！