怎么才能观察fpga内部波形？

其实是流程走到了place&route 的时候，我用modelsim仿真netgen生成的verilog文件，发现有逻辑上有错误。（我用脚本修改过slice和iob的配置。）但是变成verilog文件之后，各个slice都被拆解成buf，lut等等这些结构，没办法观察是哪些slice出错
希望能有一个办法，在不上板的前提下，能看到信号在各个slice里面的情况。请问，有办法实现吗?

modelsim可以仿真buf，lut的,也就是做后仿真

   我仿了，但是verilog里面把一个slice拆成了好几个小部分，检查起来很费事。不知道您有什么技巧能介绍一下吗?