未使用管脚高低电平很随机，设置弱上拉三态输入无用

求教各位，我将所有不用的IO设置为弱上拉三态输入，上电都正常，下载完程序后发现不用的IO管脚有的高电平有的是低电平，而且每次下载完程序之后现象不一致，电平高低比较随机，有遇到过类似问题的吗?求指教，谢谢

如果是ISE的话，在生成bit的时候有一个选项，可以在FPGA里面把不用的IO上拉/下拉。