使用综合工具DC遇到的几个问题，请教一下高手们
时间：10-02
整理：3721RD
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1.potential simulation-synthesis mismatch if index exceed size of array"***"
2.default branch of case statement can not be reached
3.port"P1" is not connected to any nets
4.a pin on submodule “moduleA”is connected to logic1 or logic 0
遇到了以上四种warning，有谁能帮我解释一下是什么意思，需要怎样解决?
对了，还有assign语句怎么去不掉啊，综合出来之后又assign语句，试了网上说的好多方法，没成功。
2.default branch of case statement can not be reached
3.port"P1" is not connected to any nets
4.a pin on submodule “moduleA”is connected to logic1 or logic 0
遇到了以上四种warning，有谁能帮我解释一下是什么意思，需要怎样解决?
对了，还有assign语句怎么去不掉啊，综合出来之后又assign语句，试了网上说的好多方法，没成功。
1)总线索引号超出了定义的总线的MSB或者LSB
2）就字面意思，再看看你的code,应该不难
3）P1为悬空PIN，检查code,看这个pin在例化的时候连线没
4）。
5）compile前： set_fix_multiple_port_nets ，写出网表前： change_names
4)输入端口固定了某个电平（0或1）
请问前两种错误发生的原因在哪?我的代码为VHDL，所以case语句中不用default表达，用的是else case这种表达，这是不是第二个warning的产生原因呢?
请问前两种错误发生的原因在哪?我的代码为VHDL，所以case语句中不用default表达，用的是else case这种表达，这是不是第二个warning的产生原因呢?