modelsim进行综合后仿真，在加载某个门的时候出现error loading design
时间：10-02
整理：3721RD
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这个门是出现在rom里的，我把代码写到rom里，打算流片后作为硬逻辑使用。rom写在top模块的最底下，仿真的时候其他模块都通过了，唯独这里出现了这样的问题。modelsim进行综合后仿真，在加载某个门的时候出现error loading design,但是库里的确有这个门求指导~
哦，原来是因为忘了把sram.v加进去。网表文件里的sram只有端口说明。
请小编把全部的解决过程说明一下！不胜感激。
这个问题太棘手了！
应该是仿真工程里确实了一个IP的源文件
恩，楼上说的对，就是因为缺了一个ip核：sram