一个周期的脉冲信号产生4个脉冲信号

现在想实现一个周期的脉冲信号产生4个脉冲信号！我先想对输入的脉冲进行上升沿和下降沿的检测，这样一个周期的脉冲就可以产生2个脉冲信号，然后分别对2个脉冲信号进行延时，这样就产生4个脉冲信号，信号的位置可以通过延时达到比较均匀的分布，但是问题出来了，如果我的输入脉冲的频率如果发生变化，那么我的延时不是可以随便调的，这就导致4个脉冲的分布和个数就不对了，应该如何解决这一问题，就是我的输入脉冲的频率不管怎么变，输出的都是对一个周期输入的脉冲的检测，输出四个均匀的脉冲或方波?

让延迟等于基准信号的一半，是不太现实的，如果可以的话，PLL就不需要VCO了。
用数字电路手段可以做到大概等于一半，但电路规模可能很大，取决于你想要生成信号的频率，
小编可以参考一下TDC电路。

    小弟疏忽了！

    我的输入频率是可以变化的，只是通过设置然后变为不同的频率，不是每时每刻都变，如果只是出2个脉冲，我就可以通过上升沿和下降沿来输出脉冲，但是要是一个周期的脉冲输入，要输出4个脉冲我就没辙了，我不能变个频率就调节延时啊，所以不知怎么办，如果就是一个给定的频率输入，我是可以弄死了，但是要变化，我就。

    自己太菜了！

个人觉得输入频率发生变化期间能否考虑屏蔽输出?毕竟变化的过程可认为是暂态。如果不能，就需要另外考虑了！

先不管了，就做延时了，等以后再想办法了！

    先不管了，就做延时了，等以后再想办法了！

设计一个单稳态就好    是不是可重复触发，根据你的情况考虑吧

产生的脉冲信号比原始信号有一个固定的延时行不行?如果可以的话，可以先将原始信号变成2路正交方波信号，然后就去4个沿就行了。

延迟上一次上升沿和下降沿的一半的周期数，输出一个脉冲。不知道能够满足要求不?
假设输出4个脉冲的时刻为0,1,2,3，0对应输入上升沿，2对应输入下降沿，用高速clk计数器0记下0-2之间的高速clk数，用高速clk计数器1记下2-0之间的高速clk数，在延迟高速clk计数器0一半的时钟数后，输出一个脉冲作为时刻3.时刻1同理。这个要求输入频率不能突变，缓慢变化应该能够满足要求！