微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > xilinx FPGA怎么在p&r之后连上管脚?

xilinx FPGA怎么在p&r之后连上管脚?

时间:10-02 整理:3721RD 点击:
因为要对电路进行手工的修改。所以电路输出去掉了buf,在约束里面把NET设置为SAVE,经过place&route。也修改完电路之后,想重新连上管脚,不知道应该怎么做呢?


怎么连?用什么连?



   en,因为对电路修改比较多,所以最好是最后加上管脚。又或者,有什么办法,在place&route的时候,不分配管脚么?

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top