请教一下vcs 仿真systemverilog的问题
时间：10-02
整理：3721RD
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vcs仿真，fsdbdump的时候只dump了顶层的几个task.DUT及interface都没dump出来。我的层次是这样的
/////////////
module test_top;
interface xx;
mydesign dut();
initial begin
$fsdbdumpfile(test_top.fsdb);
$fsdbdumpvars(0,test_top);
end
endmudle
另外这样$fsdbdumpvars(1,dut)也只能看见端口信号，下面的子module也没dump出来。
dut是用verilog写的。查看波形文件用的软件是nWave
请教一下各位！
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module test_top;
interface xx;
mydesign dut();
initial begin
$fsdbdumpfile(test_top.fsdb);
$fsdbdumpvars(0,test_top);
end
endmudle
另外这样$fsdbdumpvars(1,dut)也只能看见端口信号，下面的子module也没dump出来。
dut是用verilog写的。查看波形文件用的软件是nWave
请教一下各位！