关于异步复位信号的同步！

always@(posedge clk)
if(rst)
always@(posedge clk_g)
if(rst_g)

需要。多打两拍时钟，消除冒险等问题。

    可否在sdc里面进行约束，使clock gating后的时钟和之前的时钟对齐?认为是同步时钟?

    如果出现门控时钟，这个门电路前后就是两个时钟域。

    如果使用create_generated_clock -divide_by 1 的方式能否保证前后时钟沿对齐?

不用额外约束，时钟路径上的组合逻辑会自动穿透。不信你可以report_timing报一下recovery/removal，看看时钟路径能不能跟踪到（full_clock_expanded模式）。

好像不用的，两个时钟源一样的，属于同步时钟。

    谢谢！
想清楚了，两个时钟可以认为是同步的，会有一点点固定的相移；