对clock设置set_clock_transition与时序分析
时间：10-02
整理：3721RD
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最近本来在研究DC，发现问题不少，希望和大家讨论一下：
1、我对输入之中设置了clk的clock_transition为1后，按说时序分析应该会把这个transition考虑进去的，我综合后report_timing没有任何效果。
当然可能时序分析是基于路径的，那是不是对时钟设置这条指令就没用呢，也就是不需要设置呢?
2、依然对于时钟的设置，对于时钟应该设置set_drive 0和set_dont_touch属性，可是我只设置了set_dont_touch属性之后，综合结果看不到有什么不同，也没有报告任何违例，百思不得其解。
希望高手指点，给点意见。
经过这段时间对后端的学习，本人觉得原因应该是这样：设置set_drive 和设置set_clock_transition其实是一样的效果，都是用来告诉dc clock的上升或者下降时间的，而DC进行时序分析是将clock规定为理想的，所以在综合阶段对clock进行这两个设置没有任何作用。这两条指令的作用是在后端的时候起作用，DC计算根据这两条指令计算出来的clock的transaction time会写入sdc文件中，后端布时钟树时要考虑这个的，所以会影响时钟树的结果，当然可以在后端直接对sdc文件进行修改
有什么不对的地方请高手指点，谢谢。
坐等高手出现。
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经过这段时间对后端的学习，本人觉得原因应该是这样：设置set_drive 和设置set_clock_transition其实是一样的效果，都是用来告诉dc clock的上升或者下降时间的，而DC进行时序分析是将clock规定为理想的，所以在综合阶段对clock进行这两个设置没有任何作用。这两条指令的作用是在后端的时候起作用，DC计算根据这两条指令计算出来的clock的transaction time会写入sdc文件中，后端布时钟树时要考虑这个的，所以会影响时钟树的结果，当然可以在后端直接对sdc文件进行修改。
认同.
set_clock_transition一般设置为多大?是一个和工艺库有关的经验值吗?