一个很简单的verilog问题
时间:10-02
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一个很简单的记录一串数中1的个数的计数器。如下,怎么改都报错,我知道肯定是个很简单的错误但是我不知道。我太菜了,哎,刚开始接触verilog,什么都不会,望大家不吝赐教
module count1s(noin,noout);
input noin;
output noout;
wire[8:1] noin;
reg[3:1] noout;
begin:
noout=0;
while(noin)
if(noin[1])
begin:
noout=noout+1;
noin=noin>>1;
end
end
endmodule
module count1s(noin,noout);
input noin;
output noout;
wire[8:1] noin;
reg[3:1] noout;
begin:
noout=0;
while(noin)
if(noin[1])
begin:
noout=noout+1;
noin=noin>>1;
end
end
endmodule
建议小编吧数据类型那块好好看看还有,块语句只能放在initial 和always中把书好好看下吧
你这应该都是语法错误吧,位宽要定义成【2:0】,module中所有的语句都要写到always里面,你确实要好好看看夏宇闻的verilog那本书,看过就会写了
把夏宇闻书上的例程背几个!即使别人帮你修改的全能编过,但是你也不知道为啥能过,为啥那么改。
多谢了~米娜