关于Verilog并行运行的问题

1. module cnt10(clk,rst,en,add_sub,q,cout);   //十进制计数器   
   
2. input clk,rst,en,add_sub;
   
3. reg [3:0]q1,q2;
   
4. reg c1,c2;
   
5. output reg[3:0] q;
   
6. output reg cout;
   
7. 
   
8. always@(posedge clk or posedge rst)
   
9.         if(rst)
   
10.                 begin
    
11.                 q1<=0;
    
12.                 c1<=0;
    
13.                 end
    
14.         else
    
15.                 if(en==0)
    
16.                         if(add_sub)   
    
17.                                 if(q1==9)
    
18.                                         begin q1<=0; c1<=1; end
    
19.                                 else      
    
20.                                         begin  q1<=q1+4'b0001; c1<=0; end
    
21.                          else      //实现倒计时
    
22.                                  if(q1==0)
    
23.                                         begin q1<=9;c1<=1; end
    
24.                                  else
    
25.                                         begin q1<=q1-4'b0001;c1<=0;   end
    
26. 
    
27. always@(posedge clk or posedge rst)   
    
28.                                                  //实现秒表功能
    
29. begin
    
30.         if(rst)  
    
31.                 begin
    
32.                 q2<=0;
    
33.                 c2<=0;
    
34.                 end
    
35.         else if(en)
    
36.                         if(add_sub==0)
    
37.               if(q2==9)
    
38.                                   begin q2<=0; c2<=1; end
    
39.                           else
    
40.                                   begin q2<=q2+4'b0001; c2<=0; end
    
41. end
    
42. 
    
43. always@(posedge clk)    //秒表和倒计时互相转换
    
44. 
    
45. begin
    
46.         if(en)
    
47.                 begin q<=q2;  cout<=c2; end
    
48.         else
    
49.                 begin q<=q1; cout<=c1; end
    
50. end
    
51. 
    
52. endmodule
    
53. 
    
54. module cnt6(clk,rst,en,add_sub,q,cout);
    
55. input clk,rst,en,add_sub;
    
56. reg [3:0]q1,q2;
    
57. reg c1,c2;
    
58. output reg[3:0] q;
    
59. output reg cout;
    
60. 
    
61. always@(posedge clk or posedge rst)
    
62.         if(rst)
    
63.                 begin
    
64.                 q1<=0;
    
65.                 c1<=0;
    
66.                 end
    
67.         else
    
68.                 if(en==0)
    
69.                 if(add_sub)   
    
70.                         if(q1==5)
    
71.                                 begin q1<=0; c1<=1; end
    
72.                         else      
    
73.                         begin  q1<=q1+4'b0001; c1<=0; end
    
74.                  else      //实现倒计时
    
75.                  if(q1==0)
    
76.                                 begin q1<=5;c1<=1; end
    
77.                          else
    
78.                                 begin q1<=q1-4'b0001;c1<=0;   end
    
79. 
    
80. always@(posedge clk or posedge rst)   
    
81.                                                  //实现秒表功能
    
82. begin
    
83.         if(rst)
    
84.                 begin
    
85.                 q2<=0;
    
86.                 c2<=0;
    
87.                 end
    
88.         else if(en)
    
89.                         if(add_sub==0)
    
90.               if(q2==5)
    
91.                                   begin q2<=0; c2<=1; end
    
92.                           else
    
93.                                   begin q2<=q2+4'b0001; c2<=0; end
    
94. end
    
95. 
    
96. always@(posedge clk)    //秒表和倒计时互相转换
    
97. 
    
98. begin
    
99.         if(en)
    
100.                 begin q<=q2;  cout<=c2; end
     
101.         else
     
102.                 begin q<=q1; cout<=c1; end
     
103. end
     
104. 
     
105. endmodule

综合模块

仿真波形

thanks for sharing

把 begin/end加 全，

一般begin ...end没有加好，他会报错的。但他没有

YOU ARE WELCOME

thanks you

真的，把begin,end加全了。报错是因为begin/end缺了一个，缺了一对不会报错，但可能导致软件对你的代码理解错误。

我觉得是不是仿真不稳定啊.之前如果是在en=1,add_sub=0变成en=0,add_sub=1之前，先让add_sub=1，就不会了。后来又不对了！

你的说明非常不清楚，不过我试着猜一下。你把“if(q1==9)”这些条件改成“if(q==9)”，看看是不是你想要的结果

设计错误！
虽然，在en=1,add_sub=0和en=0,add_sub=1这两种情况下，都是相同的加计数，但是你所写的代码中却使用不同加计数逻辑，这样就造成进位不统一，所以在两者切换的情况下，就不会有进位产生（前提是，要产生进位的情况下）。
建议：使用统一的寄存器，并且将en和add_sub拼接起来，使用case语句
注：
  {en,add_sub}
     2'h0 : 减计数
     2'h1,2'h2 : 加计数
     default : 保持

一定不行，q在这里是输出端口，他可以选择q1输出，也可以选择q2输出。而关于en==1与add_sub==0是作为秒表。而en==0,add_sub==1是产生60进制，因为下一个模块没有PO上来，其实他产生的进位是作为分钟的时钟信号的。en==0,add_sub==0是作为倒计时的。