QuartusII 状态机视图显示不完全，问题在哪里？

用以下代码实现对输入信号中连续三个1的检测，当检测到连续的三个1后输出一个高电平。要求用状态机实现，代码如下。
问题:

代码在仿真是工作正常，但是在状态机视图中没有显示出完整的状态转换图，请问是代码有问题吗?比如存在一些隐含的错误?
另外，如果把状态机中S1,S2,S3中的任何一个状态不让其返回S0，那么可以得到一个相对完整的转换图，但是，一旦S1，S2，S3均有一条路径返回S0时，S1，S2,S3返回S0的路径就会同时消失掉，这是为什么呢?

1. module mypro(
   
2.     clk,
   
3.     rst_n,
   
4.     din,
   
5.     dout
   
6.     ); input clk;
   
7. input rst_n;
   
8. input din;
   
9. output reg  dout; parameter S0=2'b00,S1=2'b01,S2=2'b10,S3=2'b11;
   
10. 
    
11. reg [1:0] currentstate,nextstate;
    
12. 
    
13. always @ (posedge clk or negedge rst_n)
    
14. begin
    
15.   if (！rst_n)
    
16.   begin
    
17.    currentstate<=S0;
    
18.   end
    
19.   else
    
20.    currentstate<=nextstate;
    
21. end always @ (currentstate or din)
    
22. begin
    
23.   case (currentstate)  
    
24.   S0:
    
25.    begin
    
26.    dout=1'b0;
    
27.     if(din)nextstate=S1;
    
28.     else nextstate=S0;
    
29.    end
    
30.   S1:
    
31.    begin
    
32.     dout=1'b0;
    
33.     if(din)nextstate=S2;
    
34.     else nextstate=S0;
    
35.    end
    
36.   S2:
    
37.    begin
    
38.     dout=1'b0;
    
39.     if(din)nextstate=S3;
    
40.     else nextstate=S0;
    
41.    end
    
42.   S3:
    
43.    begin
    
44.     dout=1'b1;
    
45.     if(din)nextstate=S3;
    
46.     else nextstate=S0;
    
47.    end  
    
48.   endcase
    
49. end
    
50. endmodule

复制代码