chipscope信号观测

本人verilog程序中，对好多信号进行了一个时钟的延时，在ISIm仿真中这些延时是可以观测到的，但是下到板子上用chipscope观测的时候，一段波形内能看到延时，一段波形内又看不到延时，请问这是什么问题?谢谢哈！

延迟只是在仿真里面用的。

触发器延时呢，不是加#号哈

一，检查代码，被赋值的语句连接的是不是打过拍的信号。
二，是不是MAP选项的问题，设置成多余寄存器移除和retiming模式了，一般来说这样也不会造成问题。
三，chipscope选取信号的名称，有时名称会发生些变化，有没有选错名称?采样时钟与你打拍时钟是同一个吗?
b<=a, c<=b，那你看年a, b, c三个信号都可以选取不，都选取下然后观察时序是不是相差一个周期。

    请问什么叫打过拍的信号，另外采样时钟和延时用的时钟是同一个时钟，map设置如图，不知是否正确，麻烦帮忙看看，谢谢！

打拍是通常叫法，就是类似于
always@(posedge clk) begin
b<=a
c<=b end
这样的操作，
你的MAP设置这样应该不会出问题的，你把类似于a,b,c三个信号全都一起采了看年时序关系。

谢谢！就是按您这样的方式去做的延时，isim功能仿真的时候可以看到延时的效果，但是下到板子上面的时候却看不到延时的效果，不知道该如何去找原因

感觉你设置的延时是相对于仿真信号而言的，实际当中一定要通过时钟打一拍