DC综合时，关键路径怎么会随着时钟的变化而发生变化那

约束设置问题吧

    具体说一下呗

    就是当CLOCK cycle 设置为不同的值时，综合出来的关键路径会变化。是不是这属于正常情况?

我觉得这是正常的。在你的时钟设置不同的时候，综合器综合出来的standard cell也不会相同，电路妥妥的是根据你的约束变化的，因此有可能之前比较短的路径也被DC综合出了更节省面积之类的cell了。所以我觉得还是有可能的

    恩，我感觉应该是这样，毕竟综合工具都是按着约束去工作的。不断面积和速度之间做折中，既然速度便了，面积也会相应的变化。谢谢你的回答。呵呵

你的period设置不同，of course critical path is the different,if your freqency is very high ,you will find lots of critical path ..It's not strang.

关键路径就是让人头疼啊！

学习了