Xilinx ISE中，反相器链怎样才能不被综合优化掉

时间：10-02 整理：3721RD 点击：

打算在Xilinx FPGA中设计一个基于反相器链的环形振荡器，代码已经编好，通过前仿验证。在用ISE综合时，却把许多反相器综合优化掉了，请问在综合约束中如何设置，才能保证反向器不被优化掉?

你想综合不优化掉的目的是什么?为了chipscope查看?还是为了查看网表?毕竟最后还是要用FPGA实现，在PR阶段也会变成适合FPGA的形式。
你可以试着用XST综合时选择保持层次，或SOFT，看有没有效果。要是还不行，使用synplify_pro综合，同时用identify选择一些观察点，这样综合出的结果看会不会保留下来，或者通过观察点看有没有有用的结果。