VHDL 怎么定义讯号防止优化？
时间：10-02
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verilog 我知道,但是 VHDL 怎么都没有人讨论?
这有啥好讨论的，跟verilog一样用attribute
是否能提供範例解說?
attribute keep : string;
attribute keep of xxx : signal is "true";
谢谢,但是看不懂 ?
Verilog 是这样写
reg [3:0] cnt /*synthesis noprune*/;
VHD 是这样写嗎?
signal channela_plus_one : std_logic_vector(13 downto 0);
attribute keep of channela_plus_one: signal is "true";